UCIe 2.0: Het open chiplet-ecosysteem vooruithelpen met 3D-verpakking en beheerbaarheid

De Universal Chiplet Interconnect Express (UCIe) Consortium heeft de publicatie aangekondigd van de UCIe 2.0 specificatiewaarmee het open chipletecosysteem verder wordt ontwikkeld.

De nieuwste specificatie introduceert verschillende belangrijke verbeteringen. Ten eerste voegt het ondersteuning toe voor een gestandaardiseerde systeemarchitectuur voor beheerbaarheid, testbaarheid en debugging (DFx) over meerdere chipsets gedurende de gehele levenscyclus van het system-in-package (SiP). Dit omvat een optionele UCIe DFx Architecture (UDA) die een verkopersagnostische beheerstructuur integreert binnen elke chiplet voor test-, telemetrie- en debugfuncties.

Daarnaast biedt UCIe 2.0 ondersteuning voor 3D-verpakking met hybride hechting. De nieuwe UCIe-3D standaard ondersteunt bump pitches van slechts 1 micron tot 25 micron, waardoor een hogere bandbreedtedichtheid en verbeterde energie-efficiëntie mogelijk zijn in vergelijking met 2D en 2,5D architecturen.

"Het UCIe Consortium ondersteunt een divers scala aan chipsets om te voldoen aan de behoeften van de snel veranderende halfgeleiderindustrie," aldus Cheolmin Park, President en Corporate Vice President bij Samsung Electronics.

De UCIe 2.0-specificatie bouwt voort op eerdere versies door een uitgebreide oplossingsstapel te ontwikkelen en interoperabiliteit tussen chipsetoplossingen aan te moedigen.

De specificatie bevat ook geoptimaliseerde pakketontwerpen om interoperabiliteit en conformiteitstests te vergemakkelijken, zodat verkopers de ondersteunde functies van hun op UCIe gebaseerde apparaten kunnen valideren ten opzichte van een bekende referentie-implementatie.

Met name de UCIe 2.0 specificatie blijft volledig achterwaarts compatibel met UCIe 1.1 en 1.0, zodat een soepele overgang voor bestaande chiplet-gebaseerde ontwerpen gegarandeerd is.